一文看懂臺積電的技術(shù)布局

一起看臺積電的多項技術(shù)布局和未來(lái)發(fā)展方向。

本文轉載自公眾號：半導體行業(yè)觀(guān)察（ID：icbank）

臺積電是全球領(lǐng)先的晶圓代工廠(chǎng)，這是一個(gè)不爭的事實(shí)。

根據集邦咨詢(xún)的最新數據預測，受惠于5G建設持續部署、高效能運算和遠程辦公教學(xué)的CPU、GPU等強勁需求，臺積電產(chǎn)能維持滿(mǎn)載，二公司在2020年第三季的營(yíng)收預計將增長(cháng)21%，繼續穩坐晶圓代工龍頭的位置。從集邦咨詢(xún)提供的數據可以看到，屆時(shí)臺積電的市場(chǎng)份額將高達52.9%，遙遙領(lǐng)先于排在后面的競爭對手。能獲得這樣的表現，與他們在技術(shù)方面的多維布局有莫大的關(guān)系。

日前，臺積電舉辦了線(xiàn)上技術(shù)大會(huì )，揭開(kāi)了公司多項技術(shù)布局和未來(lái)發(fā)展方向。

3nm進(jìn)度及未來(lái)晶體管和材料的發(fā)展

在技術(shù)大會(huì )上，臺積電資深副總裁，業(yè)務(wù)開(kāi)發(fā)張曉強首先做了一個(gè)演講，介紹了臺積電技術(shù)的發(fā)展規劃和對半導體技術(shù)未來(lái)的看法。

張曉強指出，半導體工藝的發(fā)展越來(lái)越復雜，臺積電的研發(fā)也日益增加。在2019年，臺積電的研發(fā)投入達到了30億美金，只有這樣持續的投入，才能保證我們的半導體技術(shù)能持續發(fā)展。張曉強同時(shí)還強調，臺積電目前正在建設一個(gè)新的研發(fā)中心，在這個(gè)中心內將會(huì )有一個(gè)全球最先進(jìn)的研發(fā)生產(chǎn)線(xiàn)。2021年，新的研發(fā)中心將容納八千人的工程師，一起開(kāi)發(fā)未來(lái)的半導體工藝。

接下來(lái)，我們來(lái)談一下臺積電的先進(jìn)工藝。首先要談的是7nm工藝。

張曉強表示，在2017年，臺積電領(lǐng)先業(yè)界，首先進(jìn)入7nm時(shí)代，這個(gè)工藝在今天也成為了AI和HPC的中堅節點(diǎn)。到目前為止，臺積電已經(jīng)在這個(gè)節點(diǎn)上獲得了超過(guò)120個(gè)NTO，這些NTO很快將會(huì )投入量產(chǎn)，而到本年末，NTO數量將會(huì )突破兩百個(gè)。截止到今天，臺積電已經(jīng)生產(chǎn)了超過(guò)10億顆7nm芯片。在7nm時(shí)代，臺積電還率先推出了使用EUV技術(shù)的7nm+工藝。臺積電在這方面也有多年的研發(fā)經(jīng)驗，并成為業(yè)內第一個(gè)把EUV投入量產(chǎn)的企業(yè)。

在去年下半年，我們推出了6nm工藝，希望用更先進(jìn)的工藝來(lái)實(shí)現更高的邏輯密度，這個(gè)平臺的另一個(gè)特點(diǎn)就在于其與7nm工藝平臺的兼容性，這樣的話(huà)客戶(hù)就很容易把7nm的設計移植到6nm。目前，這個(gè)工藝已經(jīng)開(kāi)始試產(chǎn)了。

2020年，臺積電開(kāi)發(fā)工藝的另一個(gè)里程碑是5nm的量產(chǎn)，與7nm相比，新工藝的速度提升了15%，功耗降低了30%，而邏輯密度則是前者的1.8倍。在良率方面，新工藝的進(jìn)展也非常順利。其D0已經(jīng)超越了同時(shí)期的7nm。

與此同期，我們還推出了增強版的N5P工藝制程，把晶體管的速度了5%，還帶來(lái)了10%的功耗降低，這將給HPC帶來(lái)新的機會(huì )。

張曉強在會(huì )上表示，臺積電還基于N5的平臺推出了一個(gè)N4工藝，新工藝的速度、功耗和密度都有了改善。而其最大的優(yōu)勢同樣是在于其與N5兼容的設計規則、SPICE和IP。這樣的話(huà)，使用5nm工藝設計的產(chǎn)品能夠輕易地轉移到4nm的平臺上來(lái)。這也能保證臺積電客戶(hù)在每一代的投資，都能獲得更好的效益。N4試產(chǎn)將在2021年第四季度，而量產(chǎn)將會(huì )在2022年實(shí)現。

從張曉強的介紹我們得知，臺積電目前最新的工藝是3nn工藝，在這代工藝上，臺積電繼續采用FinFET晶圓管。這主要是臺積電基于兩方面的考量，做出的決定：一方面，我們的研發(fā)團隊通過(guò)不斷創(chuàng )新，用新的方式把FinFET的性能提升到一個(gè)新的高度；另一方面，我們希望能夠客戶(hù)能夠可以盡快升級其技術(shù)，獲得更優(yōu)的體驗。

“基于這兩點(diǎn)考量，我們在3nm工藝上，將繼續使用FinFET，而這一點(diǎn)工藝將在性能、功耗和密度上也會(huì )有明顯的提升”，張曉強說(shuō)。如下圖所說(shuō)，與5nm相比，臺積電的3nm的速度將提升10%到15%，功耗將提升25%到30%，邏輯密度將是前者的1.7倍，SRAM密度也將能提升20%，就連模擬密度也提升了10%。根據臺積電規劃，3nm工藝將在2022年下半年進(jìn)行量產(chǎn)。

在講述了臺積電目前的規劃和量產(chǎn)時(shí)間點(diǎn)后，張曉強分享了臺積電對工藝技術(shù)未來(lái)發(fā)展的看法和他們的一些技術(shù)研究成果。

張曉強指出，晶體管是半導體技術(shù)的核心，是上世紀最偉大的發(fā)明之一。而經(jīng)過(guò)過(guò)去數十年的演變，晶體管已經(jīng)從平面走向了3D。他表示，雖然我們現在的芯片還被成為硅芯片，但現在已經(jīng)有越來(lái)越多的半導體材料被住入到先進(jìn)工藝的芯片中，以改善提高半導體的質(zhì)量和穩定性。張曉強表示，在未來(lái)，一些新的2D材料和硫化物，以及NANO SHEET架構等選擇，將會(huì )成為未來(lái)芯片性能提升的潛在解決方案。

來(lái)到臺積電方面，據張曉強介紹，他們在nanosheet方面已經(jīng)有超過(guò)15年的研發(fā)經(jīng)驗。從下圖左圖可以看到臺積電目前能做到的nanosheet構造。這種設計能大大改善晶體管的質(zhì)量，這在低電壓的場(chǎng)景下，效果更為明顯。“我們已經(jīng)成功生產(chǎn)出了32 Mb nano-sheet的SRAM”，張曉強說(shuō)。其在低電壓上的表現，能為未來(lái)的低功耗因公提供廣泛的支持。

來(lái)到2D材料方面，張曉強表示，臺積電認為包括硫化鉬和硫化鎢在內的的一系列硫化材料顯示出非常好的特性。能符合未來(lái)的小節點(diǎn)的溝道各種需求。從下圖右可以看到，臺積電基于硫化物2D材料獲得了歷史新高的On-current。

張曉強進(jìn)一步指出，在芯片未來(lái)的設計，電源管理變得越來(lái)越重要，而在傳統的設計中，一般會(huì )使用一個(gè)叫做Power Gating的晶體管來(lái)控制電流的開(kāi)關(guān)，這個(gè)晶體管目前的設計是將其放置在硅襯底上，這就必然帶來(lái)了極大的功耗浪費。而臺積電的研發(fā)團隊則成功的把碳納米管嵌入到一個(gè)CMOS的設計中，用來(lái)實(shí)現Power Gating的作用，這成功解決了上述的問(wèn)題。也給未來(lái)的應用帶來(lái)了新的機會(huì )，縮小了面積，這將給未來(lái)的微縮提供新的思路。

在EUV方面，臺積電已經(jīng)進(jìn)行了深入的研究，公司也跟ASML等多個(gè)公司合作，推進(jìn)EUV的商用，目前公司在EUV的OPC、光罩和光阻等多個(gè)方面都有投入。

目前，臺積電在EUV方面有了一個(gè)創(chuàng )舉，通過(guò)他們的實(shí)現，獲得了業(yè)界最小的mental pitch。這對于未來(lái)的晶體管的微縮，是非常重要的。

我們知道，現在的芯片越來(lái)越復雜，工藝的開(kāi)發(fā)跟芯片設計的結合也變得越來(lái)越重要，為此臺積電的工藝開(kāi)發(fā)和設計隊伍一起工作，推動(dòng)DTCO的發(fā)展，臺積電在這方面也獲得了優(yōu)越的成績(jì)。這對推動(dòng)未來(lái)芯片的發(fā)展同樣重要。

張曉強指出，未來(lái)的半導體發(fā)展不應該只關(guān)注晶體管電流，在速度方面提升方面面臨的挑戰還來(lái)自電阻和電容，這兩方面如果不能提升，將會(huì )影響晶體管的繼續微縮，臺積電在這方面也做了大量的研發(fā)工作。

先看晶體管方面，我們知道晶體管有一個(gè)重要的元件，叫做“gate t0 drain”，這部分變得非常重要。對晶體管的質(zhì)量有重要的影響，臺積電通過(guò)一個(gè)創(chuàng )新技術(shù)將其降低。

在未來(lái)的晶體管設計中，后端的RC delay變得非常重要，臺積電在這方面也有深入的研究。而這些技術(shù)也都會(huì )微未來(lái)的晶體管微縮提供重要貢獻。

“臺積電未來(lái)將會(huì )持續從研發(fā)、投資和創(chuàng )新三方面入手，推動(dòng)新技術(shù)的開(kāi)發(fā)，把最先進(jìn)的工藝和最領(lǐng)先的技術(shù)帶給我們的客戶(hù)，讓我們的客戶(hù)打造創(chuàng )新的產(chǎn)品。一起創(chuàng )造更美好的半導體未來(lái)”，張曉強最后說(shuō)。

臺積電的先進(jìn)封裝規劃

眾所周知，因為受到硅材料本身和技術(shù)的限制，摩爾定律接近失效，而過(guò)去以微縮晶體，提高單位面積晶體管密度來(lái)提高芯片性能的方法以及逐漸失效。為此，臺積電開(kāi)發(fā)出了多項前段和后段的3D封裝技術(shù)，以推動(dòng)芯片性能的提升。在日前的技術(shù)大會(huì )上，臺積電副總裁，研究發(fā)展余振華分享了臺積電在先進(jìn)封裝上面的一些發(fā)展現狀和未來(lái)規劃。他首先指出，現在臺積電推出了一個(gè)晶圓級系統集成平臺技術(shù)。

在他看來(lái)，這是一個(gè)破壞式創(chuàng )新的技術(shù)平臺，當中包含了CoWoS和InFo這兩個(gè)被稱(chēng)為先進(jìn)后段3D的技術(shù)。余振華指出，這個(gè)技術(shù)從推出到現在，已經(jīng)被廣泛應用到智能手機、數據中心、人工智能訓練與超級電腦等超過(guò)一百種產(chǎn)品以上，實(shí)現了系統的創(chuàng )新；在這個(gè)平臺上，還包括了一個(gè)相對比較新，但更具有彈性的SOIC 3D堆疊技術(shù)，這是在芯片制造的前端實(shí)現。通過(guò)這項技術(shù)，能夠實(shí)現芯片之間更緊密的連接，協(xié)助摩爾定律的延續。

“受益于前段3D和后段3D的創(chuàng )新，臺積電能夠提供產(chǎn)業(yè)界最先進(jìn)的異構系統整合平臺，在滿(mǎn)足當前應用發(fā)展需求，還能延續技術(shù)創(chuàng )新”，余振華表示。與此同時(shí)，臺積電宣布了全新的3D Fabric，以其代表臺積電先進(jìn)的系統級晶圓集成平臺。在余振華看來(lái)，新的命名能簡(jiǎn)單表達制程整合的次序。例如前段整合，分別展現了芯片堆疊在晶圓、或者晶圓堆疊在晶圓上面。而在過(guò)去的一年中，臺積電在這些技術(shù)上面取得了長(cháng)足的進(jìn)展。

首先看SOIC方面，在這方面，臺積電采用了自己研發(fā)的高性能技術(shù)，以最近的距離整合芯片，達到高頻寬、高功效和緊密堆疊的效果。SOIC同時(shí)還能提供極具彈性的堆疊方式。如F2F、F2B，CoW、WoW、LoL以及LOM等等，這些堆疊方式不但能夠滿(mǎn)足廣泛的應用需求，還能達到長(cháng)期的技術(shù)演進(jìn)目標。

余振華進(jìn)一步指出，在我們進(jìn)行3D堆疊時(shí),對系統的散熱會(huì )提出更高的需求,從下圖我們可以看到相關(guān)散熱效果對比.由此圖可以看到愛(ài)幾點(diǎn)SoIC技術(shù)在散熱方面的優(yōu)勢。從臺積電提供的數據可以看到，這個(gè)提升高達35%。

而在SoIC的驗證部分，如下圖所示，SOIC都能通過(guò)驗證，且有良好的表現。

而在Design Rules的Roadmap方面，臺積電對SoIC也有了不小的寄望。余振華表示，在每一代的SoIC技術(shù)上，公司都希望能達到70%的線(xiàn)性微縮率。

余振華在會(huì )上指出，SoIC的研發(fā)著(zhù)眼于廣泛的應用，其中之一是高頻寬、高效率的邏輯與存儲的堆疊，這對于未來(lái)的HPC和AI的應用非常重要。而臺積電則在這方面提供了低溫多層記憶體芯片堆疊在邏輯器件上的結果。據透露，臺積電在其上面堆積了四層、八層和十二層的芯片。

如上圖所示，有12層芯片堆疊在邏輯器件上，但其總厚度低于600μm，那就意味著(zhù)這可以持續堆疊到16曾，甚至更多的層數。按照余振華所說(shuō)，SoIC不但能用于主動(dòng)器件之間的堆疊，還能實(shí)現主動(dòng)器件到被動(dòng)器件的堆疊，滿(mǎn)足更多“More than Moore的應用”。

除了廣泛的應用，我們希望SoIC能夠滿(mǎn)足 system scaling長(cháng)期演進(jìn)微縮的需求。如上圖所示，這是一個(gè)里程碑式的成果，能夠協(xié)助實(shí)現延續摩爾定律的目標。從圖示也能看到，金屬的結合、設備的良率與耐用性也能令人滿(mǎn)意。

接下來(lái)我們看一下InFo技術(shù)在logic chilets整合方面的應用，其中，InFo-R的應用越來(lái)越多，這是因為InFo-R在帶寬和Cycle time等多方面的優(yōu)勢。如下圖所示，InFo-R能提供高密度RDL。在水平方向上，InFo-R能提供了最小線(xiàn)寬和線(xiàn)距僅為2μm的連線(xiàn)。在垂直方面，這個(gè)技術(shù)提供了40μm的micro bump和130μm的Cu Bump。隨著(zhù)HPC等應用的需求，臺積電計劃明年推出2.5倍InFo-R的驗證。在余振華看來(lái)，行業(yè)需要110平方毫米的的基板來(lái)做整合。這不但代表了新的挑戰，還帶來(lái)了新的機會(huì )。

為了滿(mǎn)足芯片間更高密度的RDL需求，臺積電還提供了InFo-L制程，通過(guò)在InlFo-R中加入了loca silicon interconnect（LSI）來(lái)達到上述目的。InFo-L技術(shù)不但提供了更高密度來(lái)節省芯片面積，也提供了最小的線(xiàn)寬和線(xiàn)距。這個(gè)技術(shù)將在明年初完成相關(guān)驗證。

綜上所述，隨著(zhù)不停止的高速運算需求，基板面積與導線(xiàn)層數快速增加，但這種基板的繩產(chǎn)量率與耗電逐漸成為產(chǎn)業(yè)發(fā)展的瓶頸，為臺積電提出新的解決方案InFo-SoIS。這個(gè)技術(shù)借助InFo技術(shù)來(lái)打造新的基板，在其中整合了超大尺寸的InFo，通過(guò)整塊的基板來(lái)提供高良率和高可靠性。臺積電也已經(jīng)成功的以InFo-SoIS試產(chǎn)了91平方毫米尺寸的基板，且實(shí)現了超過(guò)90%的高良率。

除了高良率，InFo-SoIS也具有高性能和高效率的特點(diǎn)。如下圖所示，與傳統基板比較，In-FO-SoIS基板的優(yōu)勢相對較為明顯。

來(lái)到COWoS-S技術(shù)方面，據余振華介紹，臺積電在十年前就與領(lǐng)先的客戶(hù)推出了相關(guān)技術(shù)。并開(kāi) 啟了近代先進(jìn)系統整合的年代。根據規劃，到明年，臺積電在這方面的技術(shù)能支撐在設計中整合邏輯和8個(gè)HBM。把reticle size提高到三倍。到2023年整合的HBM更將高達12個(gè)。

除了增加Silicon Interposer的Size以外，臺積電還在三個(gè)關(guān)鍵領(lǐng)域增搶CoWoS-S的運算能力與效率。當中包括了引入iCap來(lái)增加PI（Power Integrity）；引入下一代的Interconnect以增強SI（signal Integrity）和下一代的TSV。

余振華接下來(lái)介紹了全新的CoWOS-L技術(shù)。通過(guò)將Silicon Bridge和RDL技術(shù)與CoWoS技術(shù)結合，不但帶來(lái)了更高的帶寬，還能帶來(lái)更好的成本控制。也能提供更強的靈活性。

為了縮短Time to Value的時(shí)間，臺積電提供了新的標準架構STAR，它借助于CoWOS已有的良率和可靠性，帶來(lái)更好的方案。

為了實(shí)現More Moore和Moore than Moore的高度整合，臺積電開(kāi)發(fā)了業(yè)界第一個(gè)前段3D與后段3D整合的方案。下圖展現了SoIC與InFo的整合。達到了最佳的系統PPAC。

為了推出優(yōu)化更好的系統，臺積電開(kāi)發(fā)了SoIC和CoWOS整合，以滿(mǎn)足更強的芯片需求。

余振華指出，芯片間內部連接密度的持續增加，能夠支持chiplet集成與異構整合技術(shù)的持續進(jìn)步，為此臺積電提出了一個(gè)新的3 ID Roadmap。臺積電提議，3DID每?jì)赡暝黾觾杀?，以滿(mǎn)足功能和功耗的目的。這個(gè)可視為摩爾定律的2.0版本，能夠有效地引領(lǐng)產(chǎn)業(yè)界的研發(fā)。

“我們?yōu)榘雽w產(chǎn)業(yè)的演進(jìn)提供了新的技術(shù)平臺，以創(chuàng )新方式整合了前后3D技術(shù)，這將為客戶(hù)提供最大的創(chuàng )新支持”，余振華最后說(shuō)。

臺積電的另一面：特殊制程

在講述了公司在先進(jìn)邏輯方面的布局，臺積電資深總監、業(yè)務(wù)開(kāi)發(fā)劉信生對臺積電的特殊制程進(jìn)入了深入的講解，這是臺積電技術(shù)里面極容易被忽略的一部分，但卻在公司未來(lái)的發(fā)展中扮演了重要角色。

從劉信生的介紹我們得知，自2009年以來(lái)，臺積電在這方面技術(shù)取得了杰出的成績(jì)，其等效八英寸晶圓的年平均復合增長(cháng)率也高達17%。據介紹，在2019年，臺積電在這方面取得了1270萬(wàn)片等效八英寸晶圓的出貨量。

而在這些工藝技術(shù)的投入方面，臺積電也持續增長(cháng)。如下圖所示，自2014年以來(lái)，臺積電在這個(gè)領(lǐng)域研發(fā)的平均年復合增長(cháng)率同樣達到17%。

據介紹，臺積電能提供MEMS、圖像傳感器、嵌入式NVM，RF、模擬、高電壓和BCD功率IC方面都有投入，這是業(yè)界最為廣泛的產(chǎn)線(xiàn)。但與其他競爭對手不一樣的，臺積電希望用最先進(jìn)的工藝，給客戶(hù)提供最好、最優(yōu)質(zhì)的的服務(wù)。也能與先進(jìn)工藝實(shí)現更好的集成，做出更好的應用。而臺積電所有的這些技術(shù)都是建立在一個(gè)低功耗的平臺上面。

劉信生指出，臺積電在基本的邏輯技術(shù)基礎上，會(huì )加上先進(jìn)的ULL&SRAM、RF&Analog以及eNVM技術(shù)，實(shí)現低功耗以及模擬技術(shù)的提升。這是所有產(chǎn)品的基礎，可以在此框架上實(shí)現整合。

特殊制程應用的最廣泛的場(chǎng)景就是IoT，以致發(fā)展到AIoT。劉信生表示，以后的市場(chǎng)會(huì )往智能設備發(fā)展，而攜帶AI的設備才是智能設備。這么多裝備上會(huì )展現出不同的性能以及不同的理解，這些都需要不同的技術(shù)來(lái)維持。臺積電擁有從8寸到12寸的技術(shù)支持，具有很多投入。

單從低功耗來(lái)說(shuō)，就有0.18um eLL、90nm ULP、55ULP等基礎線(xiàn)?？梢岳眠@些做最好的AI應用。同時(shí)，臺積電還推出了最新的Finfet技術(shù)-N12e，可以打造高效高能的產(chǎn)品。

具體來(lái)說(shuō)，N12e要取代的是22ULL，可帶來(lái)76%的邏輯密度提升，給定功耗下49%的頻率提升、給定性能下55%的功耗減少以及SRAM尺寸50%的縮減。

N12e支持的Vdd電壓能夠做到0.4V，可以說(shuō)完美適配IoT設備。事實(shí)上臺積電的規劃就是，面向5G處理器、基帶、無(wú)線(xiàn)耳機、智能手表、VR、可穿戴設備、入門(mén)級SoC等場(chǎng)景領(lǐng)域服務(wù)。

談到RF方面，劉信生指出這其中目前最大的難題就是5G，其在能耗上比4G多了50%以上，該怎樣處理這個(gè)問(wèn)題？臺積電在這方面也有特別的解決方案。

首先是N16 FinFET，其本身就是支持Sub-6GHz 頻段的很重要的技術(shù)，目前已經(jīng)量產(chǎn)。Sub-6GHz 頻段是5G的主力。目前已經(jīng)在28GHz毫米波頻段上實(shí)現了5G上連接，其同樣需要改善速度。臺積電在N16上做了很多改善，最重要的就是在fT,fMAX上的改善。首先，fT在N16已經(jīng)做到了超過(guò)300GHz的性能，fMAX則超過(guò)了400GHz。劉信生表示在N16對于RF來(lái)說(shuō)將會(huì )有很長(cháng)的適用時(shí)間。從Sub-6GHz的運用到毫米波的運用，N16 都可以給予市場(chǎng)想要的全新的需求。

接下來(lái)是N6,臺積電也會(huì )繼續推出Sub-6GHz收發(fā)器方案。主要的改善的方面是功耗。從28HPC、16FFC到N6RF，在PDc方面，就能達到50%的提升。

臺積電還在eNVM上進(jìn)行投入，探索MCU等應用上將eFLASH代替。據介紹，他們的40nm RRAM在2018年上半年就風(fēng)險試產(chǎn)了，而28nm/22 nm的RRAM也會(huì )在2019年下半年風(fēng)險試產(chǎn)；他們同時(shí)還擁有比eflash還快三倍寫(xiě)速度的22nm MRAM，這個(gè)工藝也在2018年下半年就風(fēng)險試產(chǎn)。

能獲得上述成功，正如前文所說(shuō)，臺積電的龐大投入功不可沒(méi)。據介紹，臺積電近些年每年的研發(fā)投入都達到100億美金。

臺積電同樣在eNVM上實(shí)現了創(chuàng )新，主要是在PRAM和MARM上。

至于Power IC方面 ,雖然這是最保守的產(chǎn)業(yè)，但新的應用也需要新的解決方案。臺積電專(zhuān)注于Smart PMIC 。該解決方案具有高質(zhì)量數字（>1M gates），適用于模擬&隔離，高效率以及高密度 eNVM等優(yōu)勢。

還有CIS領(lǐng)域，目前手機上攜帶鏡頭現在越來(lái)越多，技術(shù)也在繼續進(jìn)步。臺積電的技術(shù)非常適合推進(jìn)產(chǎn)品的發(fā)展。

臺積電在Sensor，Stacking和ASIC（ISP）方面都在延續自己的技術(shù)。Sensor方面從N65BSI 一直到N65BSI，而Stacking方面，則是從BSI到ADvanced Pixel Level Stack，ASIC（ISP）方面則是從N90LP到N65LP。

Display方面，LCD屏幕發(fā)展了很多年，最近OLED誕生以后，整個(gè)產(chǎn)業(yè)與技術(shù)都在大幅成長(cháng)。從8寸到12寸，臺積電都有相關(guān)服務(wù)提供。其中最新的就是28HV技術(shù)。

這其中采用臺積電非常成熟的工藝，具有超低功率以及對模擬設計非常友好。

臺積電加速投資擴產(chǎn)

在對臺積電的技術(shù)平臺進(jìn)行了介紹之后，我們還要繼續看一下臺積電公司的路線(xiàn)圖和產(chǎn)能布局，因為這是能維持臺積電領(lǐng)先的根本。而臺積電營(yíng)運組織資深副總經(jīng)理秦永沛也指出，臺積電邏輯產(chǎn)能高居全球第一，大幅超過(guò)第二名公司逾3倍。

臺積電的先進(jìn)制程生產(chǎn)基地位居臺灣北中南，7nm在中科，5、3nm位于南科，2nm制程將落腳在竹科，目前正在取得土地中。

秦永沛表示，持續不斷投資新產(chǎn)能、擴充產(chǎn)能及提升制造能力，致力成為全球邏輯產(chǎn)品長(cháng)期且最值得信賴(lài)的技術(shù)及產(chǎn)能提供者。

在產(chǎn)能方面，他指出，自2016年至2020年以來(lái)，臺積電年復合成長(cháng)率達28%的速度成長(cháng)。

臺積電2018年導入7nm量產(chǎn)，因客戶(hù)需求非常強烈，快速提升7nm產(chǎn)能，估今年7nm產(chǎn)能將較2018年成長(cháng)超過(guò)3.5倍。

今年第二季量產(chǎn)的5nm，秦永沛指出，位于南科的晶圓18廠(chǎng)1到3期是5nm量產(chǎn)基地。

其中，1、2期已開(kāi)始量產(chǎn)，3期正在裝機。他估計，2022年5nm產(chǎn)能將較今年成長(cháng)超過(guò)3倍。

南科晶圓18廠(chǎng)的4到6期，規劃為3nm量產(chǎn)基地，目前正興建中，南科14廠(chǎng)區附近也將新建特殊制程與先進(jìn)封裝廠(chǎng)。

此外，秦永沛表示，臺積電竹科研發(fā)中心已開(kāi)始興建R1，預計2021年完工，未來(lái)將是2nm及更先進(jìn)技術(shù)的研發(fā)重鎮，他也指出，2nm生產(chǎn)基地將位在竹科，目前正在取得土地中。

秦永沛強調，臺積電每年投資逾100億美元擴充產(chǎn)能，他引用統計指出，臺積電提供的產(chǎn)能高居全球第一，大幅超過(guò)第2名公司的3倍以上。

臺積電在5nm將全制程采用極紫外光（EUV）技術(shù)，秦永沛表示，臺積電EUV機臺占全球比重達50%，晶圓移動(dòng)占全球比重更超過(guò)60%，預計透過(guò)累積更多成功經(jīng)驗，是臺積電的競爭優(yōu)勢。

臺積電也在積極增加特殊制程產(chǎn)能，秦永沛表示，臺積電特殊制程產(chǎn)能持續成長(cháng)，2015年占總產(chǎn)能約38%，今年特殊制程產(chǎn)能將較去年成長(cháng)10%，占總產(chǎn)能比重將高達54%。

從上文我們可以看到，臺積電能在過(guò)去多年里一直統治晶圓代工市場(chǎng)，且在近年來(lái)愈發(fā)強大，是公司持續投入研發(fā)的成果。展望未來(lái)，后來(lái)者想挑戰臺積電，相信不會(huì )是一件容易的事情。

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