Innolink-國產(chǎn)首個(gè)物理層兼容UCIe標準的Chiplet解決方案

芯動(dòng)的先進(jìn)IP技術(shù)，一方面引領(lǐng)行業(yè)技術(shù)的創(chuàng )新，塑造半導體企業(yè)的全球化長(cháng)遠發(fā)展視野，另一方面填補國內高性能芯片的應用空白，助力國內高端芯片發(fā)展。

本文作者：芯動(dòng)科技-伍江華

前言

2022年3月，芯片制造商英特爾、臺積電、三星聯(lián)合日月光、AMD、ARM、高通、谷歌、微軟、Meta(Facebook)等十家行業(yè)巨頭共同推出了全新的通用芯片互聯(lián)標準——UCle。

幾乎與此同時(shí)，中國IP和芯片定制及GPU賦能型領(lǐng)軍企業(yè)芯動(dòng)科技宣布率先推出國產(chǎn)自主研發(fā)物理層兼容UCIe標準的IP解決方案-Innolink™ Chiplet，這是國內首套跨工藝、跨封裝的Chiplet連接解決方案，且已在先進(jìn)工藝上量產(chǎn)驗證成功！

▲ Innolink™Chiplet架構圖

隨著(zhù)高性能計算、云服務(wù)、邊緣端、企業(yè)應用、5G通信、人工智能、自動(dòng)駕駛、移動(dòng)設備等應用的高速發(fā)展，算力、內存、存儲和互連的需求呈現爆炸式增長(cháng)。但同時(shí)，先進(jìn)工藝芯片迭代也面臨著(zhù)開(kāi)發(fā)難度大、生產(chǎn)成本高、良品率低的窘境，即先進(jìn)制程工藝下芯片面臨著(zhù)性能與成本的矛盾，Chiplet技術(shù)在這一背景下得到快速發(fā)展。

▲ 制程工藝發(fā)展和晶體管密度增加導致開(kāi)發(fā)成本急劇上升

Chiplet技術(shù)的核心是多芯粒(Die to Die)互聯(lián)，利用更短距離、更低功耗、更高密度的芯片裸die間連接方式，突破單晶片(monolithic)的性能和良率瓶頸，降低較大規模芯片的開(kāi)發(fā)時(shí)間、成本和風(fēng)險，實(shí)現異構復雜高性能SoC的集成，滿(mǎn)足不同廠(chǎng)商的芯粒之間的互聯(lián)需求，達到產(chǎn)品的最佳性能和長(cháng)生命周期。

▲ Chiplet核心技術(shù)是多芯?；ヂ?lián)

近年，AMD、蘋(píng)果和英偉達等國際巨頭都發(fā)布了標志性的Chiplet旗艦產(chǎn)品，并在各個(gè)應用領(lǐng)域取得極大成功，進(jìn)一步驗證了Chiplet技術(shù)的可行性和發(fā)展前景，使得Chiplet互聯(lián)這一核心技術(shù)日益受到市場(chǎng)追捧！

▲ 多芯?；ヂ?lián)的Chiplet技術(shù)是實(shí)現高性能異構系統的發(fā)展趨勢

▲ 蘋(píng)果自研M1Ultra芯片應用Chiplet技術(shù)實(shí)現性能翻倍

Chiplet早期發(fā)展協(xié)議混亂 各公司制定自己的私有標準

此前，眾多的芯片廠(chǎng)商都在推自己的互聯(lián)標準，比如Marvell在推出模塊化芯片架構時(shí)采用了Kandou總線(xiàn)接口；NVIDIA擁有用于GPU的高速互聯(lián)NV Link方案；英特爾推出了EMIB (Embedded Die interconnect bridge)接口；臺積電和Arm合作搞了LIPINCON協(xié)議；AMD也有Infinity Fabrie總線(xiàn)互聯(lián)技術(shù)等等。芯動(dòng)科技奮起直追緊隨其后，2020年在國內率先推出自主研發(fā)的Innolink™ Chiplet標準并實(shí)現授權量產(chǎn)。

Chiplet技術(shù)核心就是Die to Die互聯(lián)，實(shí)現大帶寬下的多芯片算力合并，形成多樣化、多工藝的芯片組合。顯然，如果各家芯片廠(chǎng)商都在推自己的標準，這將導致不同廠(chǎng)商的Chiplet之間的互聯(lián)障礙，限制Chiplet的發(fā)展。因此，實(shí)現各個(gè)芯粒之間高速互聯(lián)，需要芯片設計公司、EDA廠(chǎng)商、Foundry、封測廠(chǎng)商等上下游產(chǎn)業(yè)鏈協(xié)調配合、建立統一的接口標準，從而實(shí)現Chiplet技術(shù)的量產(chǎn)應用并真正降低成本，加速整個(gè)Chiplet生態(tài)的發(fā)展。于是，UCIe標準應運而生。

UCIe的建立將有力推動(dòng)Chiplet連接標準發(fā)展

前不久，UCIe標準發(fā)布引起了業(yè)界高度關(guān)注與熱議，因為這是由一條比較完整的產(chǎn)業(yè)鏈提出的開(kāi)放的、可互操作性的標準，能有效解決當前先進(jìn)工藝芯片產(chǎn)業(yè)上下游發(fā)展的難題，降低成本、提升性能。

Universal Chiplet Interconnect Express (UCIe)®是一個(gè)開(kāi)放的、行業(yè)通用的Chiplet（芯粒）的高速互聯(lián)標準，由英特爾、AMD、ARM、高通、三星、臺積電、日月光、Google 、Meta、微軟等十大行業(yè)巨頭聯(lián)合推出。它可以實(shí)現小芯片之間的封裝級互連，具有高帶寬、低延遲、低成本、低功耗等優(yōu)點(diǎn)，能夠滿(mǎn)足包括云端、邊緣端、企業(yè)級、5G、汽車(chē)、高性能計算和移動(dòng)設備等在內的整個(gè)計算領(lǐng)域，對算力、內存、存儲和互連日益增長(cháng)的高需求。通俗來(lái)講，UCIe是統一標準后的Chiplet，具有封裝集成不同Die的能力，這些Die可以來(lái)自不同的晶圓廠(chǎng)，也可以是采用不同的設計和封裝方式。

Innolink™Chiplet方案解讀

▲ 芯動(dòng)Chiplet架構師高專(zhuān)講演Innolink™Chiplet方案

就在Ucle標準發(fā)布后兩周，芯動(dòng)科技就宣布推出首個(gè)國產(chǎn)自主研發(fā)物理層兼容UCIe標準的IP解決方案-Innolink™ Chiplet。芯動(dòng)Chiplet架構師高專(zhuān)表示：芯動(dòng)在Chiplet技術(shù)領(lǐng)域積累了大量的客戶(hù)應用需求經(jīng)驗，并且和臺積電、intel、三星、美光等業(yè)界領(lǐng)軍企業(yè)有密切的技術(shù)溝通和合作探索，兩年前就開(kāi)始了Innolink™的研發(fā)工作，率先明確Innolink B/C基于DDR的技術(shù)路線(xiàn)，并于2020年的Design Reuse全球會(huì )議上首次向業(yè)界公開(kāi)Innolink A/B/C技術(shù)。

得益于正確的技術(shù)方向和超前的布局規劃，Innolink™的物理層與UCIe的標準保持一致，成為國內首發(fā)、世界領(lǐng)先的自主UCIe Chiplet解決方案。

▲ InnolinkA/B/C實(shí)現方法

Innolink™ Chiplet的設計思路和技術(shù)特點(diǎn)：

1.業(yè)界很多公司認為Chiplet跨工藝、跨封裝的特性，會(huì )使其面臨復雜的信號衰減路徑，所以普遍使用SerDes差分技術(shù)以應對這一問(wèn)題。芯動(dòng)基于對Chiplet應用場(chǎng)景和技術(shù)趨勢的深刻理解，以及在DDR技術(shù)領(lǐng)域的絕對領(lǐng)先，認為相較于SerDes路線(xiàn)，DDR技術(shù)更適合Chiplet互聯(lián)和典型應用，而且不同封裝場(chǎng)景需要用到不同的DDR技術(shù)方案。

2.Chiplet(Die to Die)在短距PCB、基板、Interposer上連接時(shí)，路徑短、干擾少、信號完整性好，此時(shí)采用DDR技術(shù)路線(xiàn)在延時(shí)功耗和帶寬密度上更具優(yōu)勢。在短距離PCB、基板、Interposer平臺上，DDR對比SerDes的優(yōu)勢如下：

Chiplet的核心目標就是高密度和低功耗，DDR技術(shù)滿(mǎn)足多芯?；ヂ?lián)的高密度、低功耗、低延遲等綜合需求，可使多芯粒像單芯粒一樣工作，單芯?？偩€(xiàn)延展至多芯粒。因此，芯動(dòng)綜合考慮SerDes和DDR的技術(shù)特點(diǎn)，在Innolink-B/C 采用了DDR的方式實(shí)現，提供基于GDDR6/LPDDR5技術(shù)的高速、高密度、高帶寬連接方案。

3.標準封裝使用MCM傳統基板作為Chiplet互聯(lián)的介質(zhì)，具備成本便宜等特點(diǎn)，是對成本較為敏感的Chiplet應用場(chǎng)景首選；先進(jìn)封裝如Interposer，具備密度高、良品率低、成本高等特點(diǎn)，則是對價(jià)格不敏感的高性能應用場(chǎng)景首選。在UCIe定義正式發(fā)布前，Innolink-B/C就提前實(shí)現了這兩種封裝場(chǎng)景的應用，驗證了其對市場(chǎng)前景和Chiplet技術(shù)趨勢的準確判斷。

▲UCIe定義不同封裝標準的主要性能指標

4.針對長(cháng)距離PCB、線(xiàn)纜的Chiplet連接，Innolink-A提供基于SerDes差分信號的連接方案，以補償長(cháng)路徑的信號衰減。

5.總的來(lái)看，Innolink-A/B/C實(shí)現了跨工藝、跨封裝的Chiplet量產(chǎn)方案，成為業(yè)界領(lǐng)先！圍繞著(zhù)Innolink™ Chiplet IP技術(shù)，芯動(dòng)同時(shí)還提供封裝設計、可靠性驗證、信號完整性分析、DFT、熱仿真、測試方案等整套解決方案！

▲ Innolink™Chiplet的設計包含了UCIe的Chiplet連接先進(jìn)、標準封裝定義

圖中顯示UCIe分了3個(gè)層次，Protocol Layer協(xié)議層、die to die Adapter互聯(lián)層、Physical Layer物理層。其中協(xié)議層就是常用的PCIE、CXL等上層協(xié)議，底層的Die to Die和PHY物理層，即是和Innolink™同樣的實(shí)現方式。

總結：芯動(dòng)準確地把握了Chiplet技術(shù)方向，并前瞻性地完成設計驗證，與后來(lái)推出的UCIe技術(shù)方向一致，為Innolink™兼容UCIe標準奠定基礎，成為業(yè)界領(lǐng)先方案。

這聽(tīng)起來(lái)像押中高考大題的故事，其實(shí)Innolink™背后的技術(shù)極為復雜，正因為芯動(dòng)掌握了高速SerDes、GDDR6/6X、LPDDR5/DDR5、HBM3、基板和Interposer設計方案、高速信號完整性分析、先進(jìn)工藝封裝、測試方法等等世界領(lǐng)先的核心技術(shù)，并且經(jīng)過(guò)大量客戶(hù)需求落地和量產(chǎn)驗證迭代。博觀(guān)而約取，厚積而薄發(fā)，“押中題”無(wú)疑是是芯動(dòng)技術(shù)團隊長(cháng)期投入和耕耘的成果!

芯動(dòng)準備了滿(mǎn)滿(mǎn)一桌的大餐等著(zhù)UCIe這個(gè)客人上桌!

Innolink™ Chiplet是芯動(dòng)先進(jìn)IP之集大成者，代表著(zhù)國內乃至世界領(lǐng)先水平，聞之不如見(jiàn)之，我們來(lái)盤(pán)點(diǎn)一下其內部實(shí)現的基礎技術(shù)。

▲ 18GbpsGDDR6單端信號量產(chǎn)驗證

▲ 21Gbps PAM4 DQ eye, single ended

▲ HBM3 6.4Gbps 高速眼圖

▲ 全球首個(gè)GDDR6/6X combo IP量產(chǎn)

▲ 32/56GSerDes眼圖

▲ 風(fēng)華1號4K高性能GPU應用Innolink™Chiplet實(shí)現性能翻倍

▲ 先進(jìn)封裝信號完整性分析

▲ 封裝熱效應仿真

看到這些賞心悅目的IP驗證測試眼圖，相信大家對Innolink™ Chiplet有了更加客觀(guān)的認知。追本溯源，這些成果反映的另一問(wèn)題也值得探討，為什么芯動(dòng)能在這么多先進(jìn)技術(shù)上取得如此耀眼的成績(jì)？

為什么要做先進(jìn)IP？有哪些挑戰和困難？

芯動(dòng)科技的CEO敖海先生是技術(shù)出身，長(cháng)期保持和一線(xiàn)研發(fā)工程一起討論架構、改代碼、調電路、定方案的習慣，從領(lǐng)導人至一線(xiàn)員工，全公司都秉承踏實(shí)進(jìn)取、勇于創(chuàng )新、務(wù)實(shí)精進(jìn)的作風(fēng)。見(jiàn)微知著(zhù)，芯動(dòng)研發(fā)團隊能持續攻克一個(gè)個(gè)技術(shù)難關(guān)、攀登一座座行業(yè)高峰也就不奇怪了。正因于此，芯動(dòng)才能保持對市場(chǎng)的敏銳判斷和技術(shù)發(fā)展的持續領(lǐng)先！

▲ CEO親自參與研發(fā)工作，帶領(lǐng)團隊勇?tīng)庮I(lǐng)先！

敖海認為，現階段先進(jìn)工藝芯片技術(shù)迅速發(fā)展、高性能應用需求急劇增加，只有不畏挑戰迎難而上、搶先占領(lǐng)技術(shù)高地，在Chiplet等先進(jìn)IP技術(shù)上對標海外巨頭，并在某些領(lǐng)域實(shí)現彎道超越，才能在市場(chǎng)上站穩腳跟，有效賦能?chē)a(chǎn)半導體發(fā)展！

▲ 芯動(dòng)科技CEO敖海先生

首發(fā)先進(jìn)IP技術(shù)具備很多優(yōu)勢，可以快速贏(yíng)得業(yè)界認可、第一時(shí)間導入客戶(hù)需求并設計驗證、廣泛獲得Foundry和封測等上下游的大力支持。在市場(chǎng)應用成熟時(shí)，還可以讓廣大芯片客戶(hù)用上量產(chǎn)驗證的、可靠安全的IP，從而根據新的升級方向迅速實(shí)現技術(shù)迭代，進(jìn)一步推動(dòng)業(yè)務(wù)增長(cháng)。一步領(lǐng)先、步步領(lǐng)先，從IP切入是極具實(shí)際意義的。

當然，首發(fā)推出先進(jìn)工藝IP面臨很多困難:

1.沒(méi)有參照對象，試錯成本高。

第一個(gè)吃螃蟹的人，先進(jìn)道路的開(kāi)拓者，總要付出加倍的努力。在很多大的技術(shù)節點(diǎn)上并沒(méi)摸石頭過(guò)河的說(shuō)法，需要不斷的摸索嘗試。通俗點(diǎn)講就是一個(gè)個(gè)坑踩個(gè)遍，踩結實(shí)了，路就平了。

2.對團隊要求高。

一個(gè)先進(jìn)IP，從數字到模擬、后端到工藝、流片到封測，每個(gè)環(huán)節都要資深的技術(shù)人員，芯動(dòng)經(jīng)過(guò)16年的積累，打造一支技術(shù)過(guò)硬的隊伍，后來(lái)居上，面對國外廠(chǎng)商的先發(fā)優(yōu)勢毫不退讓?zhuān)脤?shí)力贏(yíng)得全球客戶(hù)認可。

3.先進(jìn)工藝流片驗證成本高。

先進(jìn)工藝的IP流片驗證成本很高昂，設計工時(shí)、FinFet工藝MPW或者流片費用、封測等累加，每次驗證的費用輕輕松松破百萬(wàn)美元。

某種意義上，芯動(dòng)在先進(jìn)IP領(lǐng)域獲得的優(yōu)勢和業(yè)界認可，以及6大合作晶圓廠(chǎng)在工藝、流片成本、產(chǎn)能上給予的巨大幫助，都是做先進(jìn)工藝IP的好處。

先進(jìn)IP的重要意義

有和沒(méi)有先進(jìn)IP區別是很大的，有先進(jìn)IP能夠使市場(chǎng)更加理性，同時(shí)滿(mǎn)足國產(chǎn)高端芯片自主可控、技術(shù)迭代的迫切需求！

▲ 芯動(dòng)科技主辦的2021國產(chǎn)IP與定制芯片生態(tài)大會(huì )盛況

芯動(dòng)的先進(jìn)IP技術(shù)，一方面引領(lǐng)行業(yè)技術(shù)的創(chuàng )新，塑造半導體企業(yè)的全球化長(cháng)遠發(fā)展視野，另一方面填補國內高性能芯片的應用空白，助力國內高端芯片發(fā)展。

芯動(dòng)16年來(lái)重兵投入全球先進(jìn)工藝、專(zhuān)注國產(chǎn)自主IP研發(fā)，在高性能計算平臺、多媒體終端&汽車(chē)電子平臺、IoT物聯(lián)網(wǎng)平臺等應用領(lǐng)域打造了核心優(yōu)勢，超過(guò)200次的流片記錄、逾60億顆授權量產(chǎn)芯片、10億顆以上高端定制SoC量產(chǎn)，默默耕耘、腳踏實(shí)地，為賦能高端芯片做出重要貢獻！

最后，記得關(guān)注微信公眾號：鎂客網(wǎng)（im2maker），更多干貨在等你！