先進(jìn)封裝行業(yè)深度解析：發(fā)展條件已具備，高端材料成關(guān)鍵

國產(chǎn)替代正當時(shí)。

在半導體產(chǎn)業(yè)，摩爾定律一直驅動(dòng)著(zhù)行業(yè)整體向前發(fā)展：其核心內容為，集成電路上可以容納的晶體管數目大約每經(jīng)過(guò)18個(gè)月到24個(gè)月便會(huì )增加一倍。換言之，處理器的性能大約每?jì)赡攴槐?，同時(shí)價(jià)格下降為之前的一半。

然而隨著(zhù)芯片尺寸逐漸逼近極限，關(guān)于摩爾定律失效的質(zhì)疑聲越來(lái)越多，如何延續摩爾定律也成了業(yè)界巨頭共同面臨的難題。

對此，有人選擇研發(fā)晶體管架構，有人選擇尋找新型材料，還有一種方法是在不縮小尺寸的情況下使用先進(jìn)封裝技術(shù)提高芯片整體性能。

如今先進(jìn)封裝技術(shù)發(fā)展到哪里？哪有環(huán)節需要重點(diǎn)關(guān)注？

在近期國金證券發(fā)布的報告《先進(jìn)封裝發(fā)展充要條件已具，關(guān)鍵材料國產(chǎn)替代在即》一文里，分析師以高端材料為重點(diǎn)，介紹了先進(jìn)封裝的最新進(jìn)展。

以下內容為報告重點(diǎn)內容節選：

先進(jìn)封裝發(fā)展充要條件均已具備

什么是先進(jìn)封裝：

封裝技術(shù)的定義為：在半導體開(kāi)發(fā)的最后階段，將一小塊材料（硅晶芯片，邏輯和存儲器）包裹在支撐外殼中，以防止物理?yè)p壞和腐蝕，并允許芯片連接到電路板的工藝技術(shù)。

根據定義，封裝的兩大關(guān)鍵作用：1）解決芯片如何與外界連接的問(wèn)題；2）芯片隔絕保護與支撐。

研報認為：先進(jìn)封裝與傳統封裝對于半導體的作用并無(wú)二致，兩者的區別在于在解決芯片與外界連接的問(wèn)題上關(guān)注的重點(diǎn)有所不同。

具體來(lái)看：

1、傳統封裝技術(shù)變革的重點(diǎn)集中在封裝主體與PCB之間的連接方案，行業(yè)解決思路仍然停留在“芯片間通信需要通過(guò)PCB走線(xiàn)”的層面。

2、 先進(jìn)封裝技術(shù)變革的重點(diǎn)開(kāi)始轉向優(yōu)化芯片主體對外連接方式，最具有代表性的轉變就是芯片傳統對外連接方式從Wire Bonding變成了Flip Chip，這一轉變提高了1級封裝層面連接方式的靈活性，由此延伸出后續的2.5D/3D等高端先進(jìn)封裝方式。

總結來(lái)看，先進(jìn)封裝就是把芯片間通信問(wèn)題提升至1級封裝層面的技術(shù)。

為什么發(fā)展先進(jìn)封裝

傳統封裝中的芯片間通信需要經(jīng)過(guò)“芯片-載體-PCB板-載體-芯片”一整套完整的流程，其中“載體”可以是TO/DIP形式的引線(xiàn)框架，也可以是BGA形式的封裝基板，但無(wú)論是哪種載體、無(wú)論載體的性能如何提升，整個(gè)芯片通信過(guò)程所涉及的層級太多就無(wú)法完全解決通信傳輸信號損失的問(wèn)題。

根據“兩節點(diǎn)之間的傳輸損耗=傳輸距離*單位距離傳輸損耗”，傳統封裝的架構形式要求信號經(jīng)過(guò)的路徑較長(cháng)，即使大幅度提升載體的性能，效率瓶頸也會(huì )很快就達到。

縮短芯片間通信距離能夠大幅度提升整個(gè)功能系統效率，SoC的方案將不同芯片功能集成在一顆芯片上，使得芯片間通信在零級封裝就已經(jīng)完成，通信效率提升到極大水平，因此我們看到過(guò)去幾年在摩爾定律的引領(lǐng)下，芯片制程不斷演進(jìn)，從而使得單芯片上晶體管數量大幅提升。

但隨著(zhù)多年以來(lái)摩爾定律的推進(jìn)，SoC 方案的發(fā)展在設計和制造等方面都遇到了相當大的瓶頸：

1、設計瓶頸，傳統的SoC是將不同類(lèi)型計算任務(wù)的計算單元設計在一塊晶圓上，并且每個(gè)計算單元都采用統一的工藝制程，導致SoC芯片上各個(gè)單元需要同步進(jìn)行迭代，這樣不僅會(huì )使得系統重構風(fēng)險高，同時(shí)也會(huì )使得芯片設計成本越來(lái)越高。

2、 制造瓶頸，當前芯片工藝制程尺寸已走向極致（3nm至1nm），而1nm的寬度僅能容納2個(gè)硅原子晶格，進(jìn)一步微縮就將進(jìn)入量子物理范疇，將面臨量子隧穿效應等問(wèn)題；

同時(shí)SoC擠進(jìn)更多功能將導致芯片面積較大，從而導致良率難以提升。

除此之外還存在光刻技術(shù)難以跟進(jìn)、單芯片功耗和散熱問(wèn)題越發(fā)突出、存儲帶寬難以跟進(jìn)等問(wèn)題，可見(jiàn) SoC 制造難度正在加速上升。制造難度的提升導致摩爾定律逐步開(kāi)始失效。

根據IBS的統計，芯片制程下降所帶來(lái)的制造成本下降幅度已經(jīng)逐步收窄，16nm到10nm每10億顆晶體管的成本可降低31%， 而從7nm到5nm僅降低18%、從5nm到3nm僅降低4%。

在傳統封裝效率不足、SoC 又遭遇設計和制造瓶頸的當下，Chiplet 指導方向下的先進(jìn)封裝方案的發(fā)展成為了必然選擇。

Chiplet俗稱(chēng)“芯粒”，又稱(chēng)為“小芯片組”，它是將多個(gè)功能單元通過(guò)封裝而非晶圓制造的方式連接在一起的一種芯片異構手段，Chiplet通過(guò)先進(jìn)封裝的方式來(lái)實(shí)現，其可有效彌補傳統封裝和 SoC 的缺點(diǎn)。

具體來(lái)看：

1、通過(guò)1級封裝顯著(zhù)縮短線(xiàn)路傳輸距離，較傳統封裝大幅度提升效率。

2、 IP復用性高，能夠降低設計成本，提升迭代靈活度。

Chiplet通過(guò)將大規模SoC分解為多個(gè)小芯粒，則部分芯粒就可以做到模塊化設計，一方面IP可以復用、節省設計成本，另一方面無(wú)需整個(gè)Chiplet組合統一升級、只需部分性能升級即可達到整體效能升級的作用，提升了迭代的靈活度。

工藝靈活性提升，可有效降低制造難度和成本。

原本SoC上所有功能單元需要采用統一制程來(lái)制造，但Chiplet方案下，不同單元芯?？梢苑謩e采用不同的工藝制程制造，可有利于極大地降低芯片方案的制造成本。

因此，研報認為在傳統封裝和 SoC方案瓶頸問(wèn)題日益突出的當下，先進(jìn)封裝的方案已經(jīng)成為了必然的發(fā)展方向。

先進(jìn)封裝發(fā)展契機已現，六年復合增速將達 9.8%：

盡管Chiplet優(yōu)勢明顯，但過(guò)去一直受制于產(chǎn)業(yè)客觀(guān)發(fā)展因素，其一是Chiplet互聯(lián)標準不統一，其二是先進(jìn)封裝對封裝行業(yè)提出了新的技術(shù)要求，良率和產(chǎn)能受限是產(chǎn)業(yè)規?；l(fā)展的關(guān)鍵問(wèn)題。隨著(zhù)產(chǎn)業(yè)的發(fā)展，這兩大問(wèn)題已經(jīng)逐漸得到解決。

由此可見(jiàn)，先進(jìn)封裝已經(jīng)迎來(lái)了快速發(fā)展的契機。

根據Yole預測，先進(jìn)封裝市場(chǎng)在2021~2027年間復合增長(cháng)率將達到9.81%，至2027年市場(chǎng)規模將達到591億美元，其中受益于A(yíng)I相關(guān)的高速通信領(lǐng)域的發(fā)展，2.5D/3D封裝將成為成長(cháng)最快的板塊，復合增長(cháng)率將達到13.73%，至2027年市場(chǎng)規模將達到180億美元。

高端材料成關(guān)鍵，國產(chǎn)替代進(jìn)行時(shí)

隨著(zhù)先進(jìn)封裝技術(shù)難度提升、新增多個(gè)環(huán)節，導致工藝過(guò)程中出現了新的材料需求，并且材料 性能對先進(jìn)封裝工藝的影響程度大幅提升，可以說(shuō)先進(jìn)封裝材料成為了支撐先進(jìn)封裝產(chǎn)業(yè)鏈發(fā)展的關(guān)鍵。

考慮到先進(jìn)封裝材料的難度高、工藝影響大、國產(chǎn)化率低等特點(diǎn)，分析師認為先進(jìn)封裝材料是整個(gè)產(chǎn)業(yè)發(fā)展中重要的投資方向。

一、臨時(shí)鍵合（Temporary Bonding）：

在傳統封裝中，晶圓在后續劃片、壓焊和封裝之前需要進(jìn)行背面減薄加工以降低封裝貼裝高度，減小芯片封裝體積，改善芯片的熱擴散效率、電氣性能、機械性能及減小劃片的加工量。

而先進(jìn)封裝中晶圓減薄主要是為了滿(mǎn)足TSV制造和多片晶圓堆疊鍵合總厚度受限的需求，有效提高芯片制造的效率和成本效益。

由于大尺寸薄化晶圓的柔性和易脆性使其很容易發(fā)生翹曲和破損，為了提高芯片制造的良率、加工精度和封裝精度，需要一種支撐系統來(lái)滿(mǎn)足苛刻的背面制程工藝。

在此背景下，臨時(shí)鍵合與解鍵合技術(shù)應運而生。此外，當前在晶圓薄化趨勢持續攀升背景下，臨時(shí)鍵合技術(shù)普及率不斷提升，進(jìn)而帶動(dòng)臨時(shí)鍵合膠需求持續增加。

臨時(shí)鍵合膠（Temporary Bonding Adhesive，TBA）：是把晶圓和臨時(shí)載板粘結在一起的中間層材料，熱穩定性、化學(xué)穩定性、粘接強度、機械穩定性、均一性等是臨時(shí)鍵合膠的關(guān)鍵選擇因素。

臨時(shí)鍵合膠的材料性能主要是由基礎黏料的性質(zhì)決定的，可用作基礎黏料的高分子聚合物材料包括熱塑性樹(shù)脂、熱固性樹(shù)脂、光刻膠等。

根據新思界產(chǎn)業(yè)研究中心發(fā)布的《2023-2028年臨時(shí)鍵合膠（TBA）行業(yè)市場(chǎng)深度調研及投資前景預測分析報告》顯示，2022年全球臨時(shí)鍵合膠市場(chǎng)規模約為2.2億美元，同比增長(cháng) 8.6%。其中受技術(shù)發(fā)展影響，目前全球市場(chǎng)由美國3M與臺灣達興材料兩家企業(yè)占據主導地位，合計市場(chǎng)占有率已超40%，行業(yè)集中度較高。

二、RDL（重新布線(xiàn)層，Redistributed layer）

RDL是實(shí)現芯片水平方向電氣延伸和互連，面向3D/2.5D 封裝集成以及FOWLP的關(guān)鍵技術(shù)。

它在芯片表面沉積金屬層和相應的介電層，形成金屬導線(xiàn)，并將IO端口重新設計到新的、更寬敞的區域，形成表面陣列布局，實(shí)現芯片與基板之間的連接。

在3D封裝中，如果上下是不同類(lèi)型的芯片進(jìn)行堆疊，則需要通過(guò)RDL重布線(xiàn)層將上下層芯片的IO進(jìn)行對準，從而完成電氣互聯(lián)。

簡(jiǎn)單來(lái)說(shuō)，RDL技術(shù)使設計人員能夠以緊湊、高效的方式放置芯片，從而減少器件的整體尺寸。

RDL生產(chǎn)制造中主要用到PSPI、光刻膠、拋光材料、靶材以及一些功能性濕化學(xué)品（電鍍液、清洗液、光刻膠剝離液等）。其中大部分品類(lèi)都是在前道晶圓制造過(guò)程中常用的材料。

先進(jìn)封裝的出現使得前道材料開(kāi)始應用到后道封裝中，這一高端材料下沉趨勢為競爭追趕者帶來(lái)彎道超車(chē)機會(huì )。

1、感光性聚酰亞胺（PSPI）：RDL核心材料，PSPI因具有優(yōu)異的力學(xué)性能、熱學(xué)性能、電學(xué)性能等，在半導體封裝中被應用為緩沖層材料及再布線(xiàn)層材料，是關(guān)鍵的制程材料和永久材料。

RDL和晶圓表面的鈍化層中介質(zhì)通常需要光敏絕緣材料來(lái)制造，傳統聚酰亞胺需要配合光刻膠使用，采用PSPI工藝流程可大幅簡(jiǎn)化。隨著(zhù)國內集成電路、OLED 面板等產(chǎn)業(yè)需求的進(jìn)一步擴大，國內 PSPI 的市場(chǎng)規模也將持續擴增。

由于 PSPI 行業(yè)技術(shù)壁壘較高，目前日本和美國企業(yè)仍占據全球 PSPI 市場(chǎng)的主導地位。國內方面，鼎龍股份、強力新材等已陸續實(shí)現PSPI的國產(chǎn)化突破。

2、光刻膠：先進(jìn)封裝用光刻膠與晶圓制造過(guò)程中使用的光刻膠不同，封裝用光刻膠分辨率一般僅要求為微米級的厚膠、紫外光光源、436nm的g線(xiàn)與365nm的i線(xiàn)。

據集邦咨詢(xún)，2022 年全球半導體光刻膠市場(chǎng)規模約26.4億美元，2023年預計下滑6- 9%。目前全球高端半導體光刻膠市場(chǎng)主要被日本和美國公司壟斷，日企全球市占率約 80%，處于絕對領(lǐng)先地位。目前主流廠(chǎng)商包括日本的東京應化、JSR、富士膠片、信越化學(xué)、住友化學(xué)，以及美國杜邦、歐洲 AZEM 等。

3、CMP材料：先進(jìn)封裝工藝流程中，化學(xué)機械拋光（Chemical Mechanical Polishing，CMP）是RDL、TSV工藝中的關(guān)鍵流程，用到的主要材料為拋光液和拋光墊。

根據SEMI數據，2022年全球半導體制造材料約447億美元，拋光液和拋光墊分別占比4%、3%來(lái)計算，全球半導體用拋光液和拋光墊的市場(chǎng)空間分別為 18 億美元和13億美元。

拋光液市場(chǎng)中卡博特(Cabot)、Versum Materials、日立(Hitach)、富士美(Fujimi)、陶氏(Dow)等美日龍頭廠(chǎng)商占據全球CMP拋光液市場(chǎng)近80%。

4、靶材：先進(jìn)封裝工藝流程中，靶材主要用于Bumping工藝中凸點(diǎn)下金屬層及TSV工藝中電鍍種子層的濺射，RDL的電鍍銅中也會(huì )有工藝路線(xiàn)選擇濺射鍍Cu，從而用到靶材。

根據SEMI數據，2022年全球半導體制造材料約447億美元，按靶材占比3%來(lái)計算，全球半導體用靶材市場(chǎng)空間約為13億美元。其中日本日礦金屬、東曹、美國霍尼韋爾、普萊克斯四家企業(yè)便占據了全球約80%的市場(chǎng)份額。

三、凸點(diǎn)制造（Bumping）

凸點(diǎn)制造（Bumping）是封裝技術(shù)中關(guān)鍵的一環(huán)，是芯片能夠實(shí)現堆疊的關(guān)鍵支撐。

近幾年隨著(zhù)先進(jìn)封裝快速發(fā)展，從球柵陣列焊球（BGA Ball）到倒裝凸點(diǎn)（FC Bump），再到微凸點(diǎn)（μBump），凸點(diǎn)尺寸也在不斷縮小，技術(shù)難度也在不斷升級。

從當前主流的高端新進(jìn)封裝方案中，我們可以看到 HBM、XPU以及芯片組合整個(gè)封裝體對外互連時(shí)均需要用到Bumping工藝，可見(jiàn)Bumping在先進(jìn)封裝工藝中起到關(guān)鍵作用。

1、電鍍液：Bumping中重要耗材，國內多家公司開(kāi)始搶位Bumping技術(shù)的核心在于創(chuàng )建微小的金屬凸點(diǎn)（bumps），用于在晶圓和封裝間形成關(guān)鍵的電連接。而凸點(diǎn)間距（pitch）的精準控制在Bumping技術(shù)中至關(guān)重要，因為它直接影響到芯片內部電氣信號的傳輸效率以及整體封裝的密度，是實(shí)現高性能和高密度集成電路的關(guān)鍵。因此電鍍液在bumping 流程中起到了關(guān)鍵作用。

高品質(zhì)的電鍍液保證了金屬凸點(diǎn)的均勻性和可靠性。特別是在RDL（重布線(xiàn)層）工藝中，Bumping技術(shù)用于實(shí)現芯片與封裝基板間的精確電連接。同樣地，RDL技術(shù)要求高精度的凸點(diǎn)布局以及優(yōu)異的電氣性能，這些都離不開(kāi)高性能的電鍍液。

因此，電鍍液不僅決定凸點(diǎn)的形成，也是確保最終產(chǎn)品性能和穩定性的關(guān)鍵。

隨著(zhù)半導體封裝技術(shù)的發(fā)展，電鍍液在傳統封裝到先進(jìn)封裝的應用中經(jīng)歷了顯著(zhù)變化。在傳統封裝中，電鍍液主要用于形成較大的凸點(diǎn)（通常大于 100μm），以滿(mǎn)足低互連密度（少于1000/mm²）和單層或少層數的封裝要求，這些應用對電鍍液的要求相對較低。

相比之下， 先進(jìn)封裝技術(shù)如3D封裝和系統級封裝（SiP）引入了更加復雜和細致的設計。這些技術(shù)要求電鍍液支持更高的精細度，以形成更?。ㄐ∮?0μm）且更密集的金屬凸點(diǎn)（超過(guò) 5000/mm²），以適應更高的互連密度和多層（多于單層）的封裝需求。

這些要求不僅提升了電鍍液的技術(shù)標準，包括精準的沉積控制和化學(xué)穩定性，還增加了電鍍液的整體用量。

因此，在半導體行業(yè)向更高性能和更小封裝尺寸的追求下，電鍍液的角色在先進(jìn)封裝領(lǐng)域變得愈發(fā)重要。

在先進(jìn)封裝的用量及性能需求的帶動(dòng)下，電鍍液市場(chǎng)有望繼續成長(cháng)。為滿(mǎn)足高性能和高密度的要求，先進(jìn)封裝技術(shù)向更多層次的封裝和互連層發(fā)展。這導致了電子器件內部更多的電鍍涂層需求，從而增加了電鍍液的使用。

先進(jìn)封裝通常涉及多層堆疊，包括多個(gè)互連層和封裝層。每層都需要電鍍工藝來(lái)確保良好的電連接和信號傳輸，增加了電鍍液的用量。

同時(shí)，先進(jìn)封裝技術(shù)追求更高的互連密度，以實(shí)現更小的封裝尺寸和更高的性能。其要求更復雜的電鍍工藝以適應更多的互連通道，進(jìn)一步增加了電鍍液的需求。

根據Techcet 2023年8月預測數據顯示，2023年全球電鍍化學(xué)品市場(chǎng)規模將達9.92億美元，2027 年全球電鍍化學(xué)品市場(chǎng)規模有望達 10.47 億美元。

目前主要玩家仍以海外為主，國內多家公司開(kāi)始布局。

2、封裝基板：Bumping是廣義先進(jìn)封裝區別于傳統封裝的顯著(zhù)特征，該技術(shù)方法的推出使得芯片外延引腳數得以大幅提升，鍵合間距也向著(zhù)更小的方向發(fā)展，這也就對作為過(guò)渡層的載板的線(xiàn)寬線(xiàn)距提出更高的要求。

對比傳統封裝和先進(jìn)封裝中形態(tài)最接近的兩種封裝形式WB BGA和FC BGA 可以看到，FC BGA的線(xiàn)寬線(xiàn)距能夠達到 8~12um，而WB GBA最低僅能夠達到25um，可見(jiàn)隨著(zhù)先進(jìn)封裝市場(chǎng)的鋪開(kāi)，封裝基板作為關(guān)鍵的支撐材料也將迎來(lái)升級機會(huì )。

封裝基板是封裝材料中重要的組成部分，先進(jìn)封裝帶動(dòng)快速增長(cháng)。封裝基板作為1級封裝和2級封裝之間的連接層，其是整個(gè)封裝制造中成本耗用最高的材料。

根據yole數據，FC BGA的成本結構中有50%來(lái)自封裝基板，可見(jiàn)該材料的重要性。也正因如此，先進(jìn)封裝的發(fā)展帶動(dòng)了封裝基板顯著(zhù)增長(cháng)，從2017年以來(lái)封裝基板的成長(cháng)速度顯著(zhù)高于其他 PCB板類(lèi)型，并且代表廣義先進(jìn)封裝的FC類(lèi)型基板的增速也相較傳統封裝所用的封裝基板要高，預計未來(lái)封裝基板市場(chǎng)能夠保持 8%以上的復合增速，至 2026 年全球封裝基板市場(chǎng)空間將達到214億美元。

先進(jìn)封裝對封裝基板的技術(shù)要求提高體現在線(xiàn)寬線(xiàn)距持續15/15um以下演進(jìn)，原用于普通多層PCB的減成法工藝將不再適用，當前先進(jìn)封裝所用的高端封裝基板普遍采用半加成法工藝制造，半加成法這種工藝和傳統減成法最大的不同點(diǎn)就在于，不再通過(guò)現成銅箔疊層蝕刻的方式去做出線(xiàn)路，而是通過(guò)選擇性化學(xué)沉銅/鍍銅形成目標線(xiàn)路。

這樣的工藝方式雖然省去蝕刻所帶來(lái)的側蝕問(wèn)題，但對于沉銅/鍍銅工藝的要求卻急劇上升，在制造過(guò)程中需要解決的問(wèn)題包括但不限于銅線(xiàn)路與低粗糙度的樹(shù)脂層的結合力問(wèn)題、鍍銅的均勻性問(wèn)題、疊孔之前的連通性問(wèn)題、精細電路閃蝕等問(wèn)題，技術(shù)上的挑戰陡升。

在這樣的技術(shù)壁壘壓力下，全球封裝基板主要由海外廠(chǎng)商壟斷，特別是技術(shù)難度較高的半加成法/改進(jìn)型半加成法難見(jiàn)國內廠(chǎng)商身影，我們按照2022年國內已上市的兩大封裝基板廠(chǎng)商營(yíng)收數據測算，全球封裝基板市場(chǎng)國產(chǎn)化率僅個(gè)位數，可見(jiàn)國產(chǎn)化率低、國產(chǎn)替代空間大。

四、硅通孔技術(shù)（Through Silicon Via，TSV）

硅通孔技術(shù)（Through Silicon Via，TSV）是通過(guò)導穿硅晶圓或芯片實(shí)現多層垂直互連的技術(shù)。目前TSV技術(shù)主要應用于3個(gè)方向，即垂直背面連接、2.5D封裝、3D封裝。

其中，垂直背面連接主要應用在CIS、SiGe 功率放大器，技術(shù)難度相對較低；

2.5D中TSV的應用體現在中介層（interposer）的硅通孔制作，服務(wù)于用作多芯片間（例如GPU與存儲之間）水平連接的載體，技術(shù)難度較高；

3D封裝中TSV技術(shù)的應用體現在芯片上直接進(jìn)行硅通孔制作，目前常見(jiàn)于高帶寬存儲芯片（如 HBM），技術(shù)難度高。

從當前主流的高端先進(jìn)封裝方案來(lái)看，中介層和芯片內部硅通孔技術(shù)都已經(jīng)得到廣泛的應用，特別是在解決高帶寬存儲（存儲間通信）、存儲與算力芯片間通信的問(wèn)題上起到關(guān)鍵作用。

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